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課程背景

本課程的特色是：課程基本不涉及高深的高速設(shè)計(jì)理論，而從高速電路設(shè)計(jì)的大量實(shí)際案例出發(fā)，針對研發(fā)過程中可能遇到的問題，進(jìn)行詳細(xì)解析。

純干貨，案例眾多

課程內(nèi)容圍繞高速電路設(shè)計(jì)所涉及的主要環(huán)節(jié)

每個技術(shù)要點(diǎn)，均通過工程實(shí)踐中的實(shí)際案例分析導(dǎo)入

并從案例中提取出一般性的方法、思路

引導(dǎo)學(xué)員，將這些方法落地，在工程實(shí)踐中直接使用

培訓(xùn)對象

硬件設(shè)計(jì)工程師，硬件測試工程師，PCB設(shè)計(jì)工程師，EMC工程師，PI工程師，SI工程師，項(xiàng)目經(jīng)理，技術(shù)支持工程師，研發(fā)主管,研發(fā)總監(jiān),研發(fā)經(jīng)理,測試經(jīng)理,系統(tǒng)測試工程師

課程大綱：

（一）高速電路設(shè)計(jì)的幾個基本問題

1. 高速電路設(shè)計(jì)的關(guān)鍵問題分析

2. 如何確定信號的帶寬？信號帶寬如何影響信號質(zhì)量、信號測試和EMC，與實(shí)例分析

3. 信號分析方法---如何判斷電路設(shè)計(jì)中：哪些部分是必須重視信號完整性、并嚴(yán)格控制的；哪些部分的要求可以放松一些；哪些部分可以不關(guān)注。

該方法用以解決以下常見的工程設(shè)計(jì)問題：

顯然不是所有的信號都需要考慮信號完整性，對于沒有必要考慮信號完整性的信號，在PCB設(shè)計(jì)中，就應(yīng)該放松要求，而將研究的重點(diǎn)放在必須考慮信號完整性的信號上。

什么信號的PCB走線必須考慮信號完整性？不是根據(jù)速率來區(qū)分，本節(jié)會舉兩個例子，

第一個例子是周期頻率比較低的信號，出現(xiàn)了信號質(zhì)量的問題，導(dǎo)致測試出錯；

第二個例子是周期頻率比較高的信號，但不考慮信號完整性的要求，反而沒問題。

因此，在討論信號完整性的具體問題之前，首先要搞清楚：

1）信號滿足哪些條件，就必須要應(yīng)用信號完整性的技巧來保證信號質(zhì)量？

2）信號滿足哪些條件，可以不考慮或放松對信號完整性的要求？

4. 信號分析方法的應(yīng)用與實(shí)例

5. 信號完整性問題，在波形上的幾種表現(xiàn)形式及其產(chǎn)生的根本原因、解決辦法，并逐一基于案例分析，如何判斷這幾類存在質(zhì)量問題的信號，是否會導(dǎo)致電路故障。

6. 多層板（4層及4層以上）檢查PCB設(shè)計(jì)圖的關(guān)鍵要點(diǎn)

7. 雙層板檢查PCB設(shè)計(jì)圖的關(guān)鍵要點(diǎn)

（二）工程經(jīng)驗(yàn)與案例---阻抗控制、PCB板材選擇與PCB的層疊結(jié)構(gòu)設(shè)計(jì)

1. 阻抗的含義與阻抗的計(jì)算，實(shí)例分析

2. 阻抗與信號質(zhì)量之間的關(guān)系

3. 如何實(shí)現(xiàn)阻抗控制---完成阻抗控制的具體步驟與實(shí)例分析

4. 關(guān)于阻抗控制的誤區(qū)

5. PCB板材的選擇要點(diǎn)與實(shí)例分析

6. PCB層疊結(jié)構(gòu)設(shè)計(jì)的要點(diǎn)與實(shí)例分析

? 層疊結(jié)構(gòu)設(shè)計(jì)的目標(biāo)

? 層疊結(jié)構(gòu)設(shè)計(jì)的實(shí)現(xiàn)方式

? 實(shí)例分析：層疊結(jié)構(gòu)分析實(shí)例，分析不同層疊結(jié)構(gòu)的優(yōu)勢和劣勢

? 實(shí)例分析：4層板的設(shè)計(jì)，如何規(guī)劃每一層的高效使用

? 實(shí)例分析：6層板、8層板的設(shè)計(jì)，如何規(guī)劃電源層、地層、信號層

? 實(shí)例分析：FPGA的應(yīng)用中，優(yōu)化信號層的走線的策略

（三）工程經(jīng)驗(yàn)與案例---反射與信號的端接匹配

1. 信號反射的根源，反射對信號的影響

2. 反射的定性分析、定量計(jì)算，及實(shí)例分析

3. 什么樣的信號需要考慮阻抗匹配？

4. 阻抗匹配---芯片升級換代帶來的問題

5. 如何選擇正確的信號匹配方式，深入分析各匹配方式的應(yīng)用要點(diǎn)、常見問題，案例分析

6. 阻抗端接的4種實(shí)現(xiàn)方式，每種方式的優(yōu)點(diǎn)和缺點(diǎn)、注意要點(diǎn)、波形分析

7. 阻抗端接的PCB設(shè)計(jì)注意要點(diǎn)與案例分析

（四）工程經(jīng)驗(yàn)與案例---高速電路中信號回路、地彈、串?dāng)_的問題與分析

1. 表層走線還是內(nèi)層走線？兩種方法各自的優(yōu)缺點(diǎn)分析。在工程設(shè)計(jì)中，如何決定應(yīng)采用哪種走線方式

2. 表層走線在什么情況下會導(dǎo)致EMC的問題

3. 理解與體會：為什么一定要考慮信號回路？

4. 回流路徑---信號如何選擇回流路徑，如何分析信號回流的問題，案例解析

5. 如何理解，在電路板上，回路是造成信號串?dāng)_的最主要因素，案例分析

6. 跨分割導(dǎo)致的信號完整性問題、EMC問題，案例分析

--- PCB設(shè)計(jì)中，在層數(shù)受到限制的情況下，若希望做到所有信號均有連續(xù)的參考平面，通常不容易做到，在這種情況下，工程設(shè)計(jì)中的三個對策與應(yīng)用。

7. 電源和地，選擇誰作為參考平面，對比與實(shí)例分析

8. 表層鋪地還是不鋪地？不同場合如何決策？

9. 信號換層時，如何做到回路連續(xù)？案例分析

10. 地彈的影響，地彈對PCB設(shè)計(jì)、信號質(zhì)量測試提出的要求、案例分析

11. 串?dāng)_產(chǎn)生的原因、遠(yuǎn)端串?dāng)_和近端串?dāng)_，及其對工程設(shè)計(jì)的影響

12. 串?dāng)_對信號的影響

13. 串?dāng)_---信號線之間的間距如何考慮

14. PCB設(shè)計(jì)中，容易導(dǎo)致串?dāng)_的幾個場合

15. 案例分析：雙面板，如何避免串?dāng)_問題，解決思路與工程經(jīng)驗(yàn)

16. 案例分析：四層板及以上層數(shù)的多層電路板，如何避免串?dāng)_問題，解決思路與工程經(jīng)驗(yàn)

17. 保護(hù)線應(yīng)用的技巧、誤區(qū)

18. 蛇形線應(yīng)用中存在的問題與技術(shù)要點(diǎn)

19. 盲埋孔技術(shù)的優(yōu)勢

20. 盲埋孔應(yīng)用中特別容易犯的錯誤與案例分析

21. 走線出現(xiàn)分叉---什么情況下允許出現(xiàn)走線分叉

（五）透徹掌握差分對與應(yīng)用實(shí)例

1. 單端信號所面臨的問題，差分對的優(yōu)勢

2. 差分對的缺點(diǎn)和應(yīng)用中的關(guān)鍵注意要點(diǎn)

3. 實(shí)例分析：電路設(shè)計(jì)中，如何應(yīng)用差分對，解決復(fù)雜問題

4. 案例分析：工程上差分對很難做到對稱、等長。若出現(xiàn)差分對嚴(yán)重不對稱不等長的情況，如何分析

5. 案例分析：本設(shè)計(jì)中的PCIE差分對走線上存在的問題與分析

6. 什么情況下，差分對可以不緊耦合，案例分析

7. 理解差分對的回流

8. PCB設(shè)計(jì)中，差分對走線的幾個關(guān)鍵要點(diǎn)

9. 差分對應(yīng)用中的兩個關(guān)鍵誤區(qū)

10. 差分對AC耦合電容的注意要點(diǎn)，案例分析

11. 什么場合下，不應(yīng)該采用AC耦合，案例分析

（六）高速差分對調(diào)試技巧與實(shí)例

在本章節(jié)，基于若干工程案例，介紹寶貴的高速差分對實(shí)戰(zhàn)調(diào)試經(jīng)驗(yàn)。包括：

信號眼圖不達(dá)標(biāo)可能的原因，以及調(diào)試方法

長鏈路、短鏈路中，PRBS出錯的故障問題與調(diào)試

VGA、CTLE、FFE、DFE等均衡措施對眼圖的影響，以及如何調(diào)整均衡參數(shù)，以獲得最佳的接收端輸入

基于某完整實(shí)例介紹，高速差分對故障的調(diào)試過程與分析方法

(七)DDR3、DDR4 SDRAM的高速電路設(shè)計(jì)技巧

1. 原理分析：從SDRAM、DDR開始，到DDR2、DDR3、DDR4，每一代存儲器在應(yīng)用中的難點(diǎn)與設(shè)計(jì)關(guān)鍵點(diǎn)分析

2. DDR3/DDR4源同步時序的分析

3. 高速存儲器信號線的等長要求到底如何確定？

4. DDR3/DDR4的端接和電源濾波方法、PCB設(shè)計(jì)要點(diǎn)

5. DDR3/DDR4在PCB設(shè)計(jì)中必須注意的14個工程問題與案例分析

6. 工程經(jīng)驗(yàn)：如何降低DDR3/DDR4的PCB走線難度

7. 案例分析：與DDR3、DDR4相關(guān)的6個工程故障案例分析

（八）PCB上最主要的信號干擾源的抑制---電源電路PCB設(shè)計(jì)要點(diǎn)

電源電路是PCB上噪聲的重要源頭，若處理得不好，會對周圍的信號造成嚴(yán)重的干擾。

本章節(jié)以某個存在很多問題的PCB設(shè)計(jì)圖作為實(shí)例，介紹在電源電路的PCB設(shè)計(jì)中，需注意特別的十個關(guān)鍵要點(diǎn)。

王老師

高級電路設(shè)計(jì)專家。先后在華為等數(shù)家國內(nèi)外頂級公司的核心硬件研發(fā)部門任職，在電路設(shè)計(jì)及相關(guān)項(xiàng)目管理領(lǐng)域有十四年的工作經(jīng)驗(yàn)。

經(jīng)典書籍《高速電路設(shè)計(jì)實(shí)踐》一書的作者。

對元器件選擇及常見故障分析、電源、時鐘、電路板噪聲抑制、抗干擾設(shè)計(jì)、電路可靠性設(shè)計(jì)、電路測試、高性能PCB的信號及電源完整性的設(shè)計(jì)，有極豐富的經(jīng)驗(yàn)。其成功設(shè)計(jì)的電路板層數(shù)包括40層、28層、26層、22層、16層、10 層、8層、4層、2層等。其成功設(shè)計(jì)的最高密度的電路板，網(wǎng)絡(luò)數(shù)達(dá)兩萬，管腳數(shù)超過八萬。

自2010年開設(shè)電路設(shè)計(jì)培訓(xùn)課程以來，Randy接觸過數(shù)百家不同類型的企業(yè)、研究所，幫助這些單位解決過大量工程設(shè)計(jì)中的問題。

以上獨(dú)特的經(jīng)歷，使Randy的課程非常貼近工程實(shí)踐，完全做到了課程中的每個案例都來自于工作中的問題，每個技術(shù)要點(diǎn)都正中電路設(shè)計(jì)和故障調(diào)試的靶心。

因此Randy的課程以實(shí)戰(zhàn)性、實(shí)用性、能真正解決工程實(shí)際問題、能真正幫助工程師提升設(shè)計(jì)水平而廣受好評。

至今，Randy已舉辦過電路設(shè)計(jì)公開課及內(nèi)訓(xùn)課程一百多場，培訓(xùn)學(xué)員三千多人。

內(nèi)訓(xùn)單位包括：通用電氣、南京國電南瑞、美國湯姆遜公司、京東方科技集團(tuán)、志高空調(diào)、蘇州樂軒科技、江蘇捷誠車載電子信息工程有限公司、長沙開元儀器股份有限公司、上海卡斯柯信號有限公司、德賽西威汽車電子有限公司、中航613所、廣州航新航空科技股份有限公司、中航光電科技股份有限公司、北京鐵路信號公司、上海三菱等。

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